Tại sao tham số IP "Kích hoạt chế độ phân số PLL F-Tile PMA/FEC Direct PHY Intel® FPGA IP" khi tham số IP "Kích hoạt chế độ phân số PLL TX FGT" được kích hoạt cho Intel Agilex® 7 I-series FPGAs trong Phần mềm phiên bản Pro Intel® Quartus® P...

Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 21.2, tham số F-Tile PMA/FEC Direct PHY Intel® FPGA IP có thể bị lỗi tạo logic khi tham số bật chế độ sở hữu trí tuệ (IP) chế độ khóa pha TX FGT (PLL)® cho Intel Agilex 7 I-series FPGAs.

Khi tham số IP chế độ phân số TX FGT PLL được bật, Phần mềm Intel® Quartus® Prime phiên bản Pro thực hiện xác thực không chính xác bằng cách sử dụng tần số xung xung tham chiếu chế độ số nguyên thay vì tần số xung xung tham chiếu chế độ phân số.

Khi sự cố này xảy ra, bạn có thể thấy thông báo lỗi sau:

Lỗi(22465): Tần số xung xung tham chiếu của cổng IP '|directphy_f_0|tx_pll_refclk_link[0]' (148.500000 MHz) không khớp với tần số xung xung tham chiếu của cổng IP đồng hồ hệ thống '|systemclk_f_0|out_refclk_fgt_4' (140.00000 MHz).

Vấn đề này không được thấy khi tần số đồng hồ tham chiếu chế độ số nguyên giống với tần số đồng hồ tham chiếu chế độ phân số.

Bạn có thể giải quyết vấn đề này với các tùy chọn sau:

Phương án 1:

1. Nâng cấp thiết kế của bạn Intel Quartus Prime Phiên bản Phần mềm Pro phiên bản 21.3 trở lên.
2. Tái tạo bộ xử lý F-Tile PMA/FEC Direct PHY Intel® FPGA IP.

Tùy chọn 2:

1. Trong phiên Intel® Quartus® Prime Phiên bản Pro phiên bản 21.2, mở tệp . ip do F-Tile PMA/FEC Direct Intel® FPGA IP PHY tạo ra.
2. Thay đổi giá trị fgt_tx_pll_refclk_freq_mhz (đồng hồ tham chiếu chế độ số nguyên TX FGT PLL) để khớp với tần số chế độ phân số bắt buộc.  Một ví dụ được hiển thị bên dưới các thay đổi thành 140 MHz.

766
767 fgt_tx_pll_refclk_freq_mhz
768 TX FGT PLL tần số xung xung tham chiếu chế độ
769 140.000000/ipxact:value>
770
771
772 fgt_tx_pll_refclk_freq_itxt
773 TX FGT PLL tần số tham chiếu chế độ phân số
774 140.0

Tùy chọn 3:

1. Có thể chọn tần số xung nhịp tham chiếu chế độ số nguyên F-Tile PMA/FEC Direct Intel FPGA IP PHY để có thể chọn tần số xung nhịp tham chiếu chế độ số nguyên TX FGT PLL mong muốn. Ví dụ: tốc độ dữ liệu 14.000 Mbps cho phép tần số đồng hồ tham chiếu là 140 MHz ở chế độ số nguyên.
2. Thay đổi chế độ TX FGT PLL thành phân số.
3. Thay đổi tốc độ dữ liệu trở lại tốc độ dữ liệu mong muốn của bạn, ví dụ: 11.880 Mbps.
4. Nhập lại tần số tham chiếu chế độ tham chiếu chế độ phân số 140 MHz TX FGT PLL mong muốn của bạn.

Luồng này đảm bảo tần số phân số và chế độ số nguyên TX FGT PLL được tạo ra bởi F-Tile PMA/FEC Direct PHY Intel® FPGA IP như nhau.

Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 21.4.