ID bài viết: 000087716 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 26/10/2021

Tại sao kết quả tổng hợp của tín hiệu cấu trúc HDL Verilog của tôi không chính xác?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro v21.1 và cũ hơn, bạn có thể thấy kết quả tổng hợp không chính xác khi tên thay đổi được khởi tạo của một cấu trúc giống với một trong các thành viên của nó.

    Ví dụ, trong định nghĩa cấu trúc bên dưới, khi thiết kế sử dụng in.data, nó được tổng hợp thành in.data.data, đó là yếu tố của cấu trúc. Điều này có nghĩa là độ rộng bit là 256 bit khi nó phải là 258 bit, tức là sop 1 bit, 1 bit eop và dữ liệu 256 bit.

    kiểm tra giao diện #(tham số WIDTH=256) ();
    cấu trúc gõ đóng gói {
    sop logic;
    eop logic;
    logic [WIDTH-1:0] dữ liệu;
    } data_t;
    data_t liệu chính;
    endinterface

    ......

    kiểm tra #(. CHIỀU RỘNG(256)) TRONG();

    gán dout = trong.data;

    ......

    Độ phân giải

    Để giải quyết vấn đề này, không sử dụng cùng tên cho cấu trúc như một nếu đó là thành viên.

    Sự cố này đã được khắc phục bắt đầu với Intel® Quartus® mềm Prime Phiên bản Pro v21.2.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Thiết bị có thể lập trình Intel®

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.