ID bài viết: 000087700 Loại nội dung: Lỗi in Lần duyệt cuối: 18/04/2022

Tại sao tín hiệu o_rx_pcs_fully_aligned không được hiển thị trong mô phỏng Intel® FPGA Hard IP Ethernet F-Tile của tôi khi IEEE 1588 PTP và FEC được kích hoạt?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Ethernet
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro v21.2, Intel® FPGA Hard IP Ethernet F-Tile không định cấu hình môi trường mô phỏng một cách chính xác khi bật cài đặt IEEE 1588 PTP và cài đặt chế độ FEC được định cấu hình theo bất kỳ giá trị nào khác với 'Không'. Do đó, tín o_rx_pcs_fully_aligned không được hiển thị và mô phỏng không thể hoàn thành trình tự đặt lại RX.

    Độ phân giải

    Để giải quyết vấn đề này trong phần mềm Intel Quartus Prime Phiên bản Pro v21.2, hãy làm theo các bước sau:

    1. Thêm tùy chọn phức tạp sau vào kịch bản mô phỏng của bạn:
      +define+SKIP_SIM_MODEL_LOG2_MRK
    2. Xác định đường dẫn phân cấp sau đây đến phiên bản Ethernet F-Tile Intel FPGA Hard IP trong bàn kiểm tra mô phỏng:
      'define QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

      A. Ví dụ, hãy tham khảo đường dẫn phân cấp sau: eth_f_hw__tiles.z1577a_x0_y166_n0

      B. Vị trí có thể được tìm thấy ở tên tệp của tệp được tạo ra liên quan, __z1577a_.mif, có thể được tìm thấy trong thư mục dự án của bạn sau khi thực hiện bước 'Tạo Hỗ trợ-Logic' trong Phần mềm phiên bản Intel Quartus Prime Pro.

      c. Như một giải pháp thay thế, Có thể sử dụng Công cụ lập kế hoạch Chip để tìm vị trí vị trí của phiên bản Ethernet F-Tile Intel FPGA Hard IP của bạn. Quy trình này yêu cầu thực hiện bước 'đặt' của Fitter trước khi mở Chip Planner.

    3. Xác định LOG2_MRK giá trị tham số trong bàn thử nghiệm mô phỏng.

    A. Đối với cấu hình Intel FPGA Hard IP Ethernet 25G và 100G F-Tile, thêm định nghĩa tham số sau trong phần kiểm tra của bạn:
        defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5;

    B. Đối với cấu hình Intel FPGA Hard IP Ethernet 50G, 200G và 400G F-Tile, thêm định nghĩa tham số sau đây vào phần thử nghiệm của bạn:
       defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6;

     

    Lưu ý 1:

    Để xem ví dụ về cách triển khai giải pháp này, hãy tham khảo IP cứng Intel Ethernet F-Tile với IEEE 1588 PTP + Ví dụ thiết kế mô phỏng FEC. Có thể tìm thấy những thay đổi được mô tả trong giải pháp này trong các tập tin sau:

    Có thể tìm thấy kịch bản mô phỏng VCS* và VCS MX* trong đường dẫn sau:

    /example_testbench/run_vcs.sh

    Có thể tìm thấy kịch bản mô phỏng ModelSim* và Questa* trong đường dẫn sau:

    /example_testbench/run_vsim.do

    Có thể tìm thấy tập tin thử nghiệm mô phỏng trong đường dẫn sau:

    /example_testbench/basic_avl_tb_top.sv

    Có thể tìm thấy tệp Quartus __z1577a_< >.mif trong đường dẫn sau:

    /hardware_test_design/__z1577a_.mif

     

    Ví dụ thiết kế Ethernet F-Tile Intel FPGA Hard IP với IEEE 1588 PTP, theo mặc định, đặt mục tiêu thành x0_y0_n0 trong trình kiểm tra mô phỏng. Trong thiết kế hệ thống nơi Tile x0_y0_n0 không tồn tại hoặc không phải là Tile đã chọn, giá trị được định nghĩa trong trình kiểm tra phải được sửa đổi theo cách thủ công.

     

    Lưu ý 2:

    Giá trị mặc định của trình điều khiển LOG2_MRK được đặt thành 4 cho các biến thể Ethernet F-Tile Intel FPGA Hard IP mà không có hỗ trợ IEEE 1588 PTP và FEC.

    Phần mềm Intel Quartus Prime phiên bản Pro v21.2 chỉ hỗ trợ một giá trị tham LOG2_MRK duy nhất cho toàn bộ F-Tile. Khi làm việc với một thiết kế với nhiều phiên bản của Ethernet F-Tile Intel FPGA Hard IP yêu cầu các giá trị LOG2_MRK khác nhau, được đặt trên một Ô F duy nhất, mô phỏng sẽ cần được lặp lại cho mỗi giá trị LOG2_MRK để thu thập kết quả của các phiên bản Ethernet F-Tile Intel FPGA Hard IP mà tham số LOG2_MRK đã được đặt chính xác.

    Các phiên bản Ethernet F-Tile Intel FPGA Hard IP sai và giá trị tham LOG2_MRK sẽ không hoạt động như mong đợi.

     

    Lưu ý 3:

    Để mô phỏng thiết kế hệ thống đa lát, hãy đảm bảo bước 2 và 3 của giải pháp chỉ được triển khai cho Tile liên quan đến (các) Ethernet F-Tile Intel FPGA Hard IP với hỗ trợ IEEE 1588 PTP và FEC.

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® mềm Prime Phiên bản Pro phiên bản 22.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.