ID bài viết: 000087568 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 31/01/2023

Một cảnh báo xảy ra trong Bộ phân tích Thời gian khi sử dụng tính năng Bộ chia đầu ra đồng hồ của Lõi Điều khiển Intel® FPGA IP đồng hồ

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Cảnh báo sau xuất hiện trong Bộ phân tích Thời gian khi sử dụng tính năng Bộ phận Đầu ra Đồng hồ của Lõi Điều khiển Intel® FPGA IP:

    Bộ lọc bị bỏ qua ở _intelclkctrl_.sdc(293): |intelclkctrl_0|clkdiv_inst|clock_div1/2/4 không thể khớp với chân

    Cảnh báo có thể xảy ra khi clock_div1x, clock_div2x hoặc clock_div4x bật trong lõi IP nhưng không được kết nối vật lý trong thiết kế của bạn.

     

    Độ phân giải

    Cảnh báo này có thể được bỏ qua một cách an toàn nếu đồng hồ không được phát hiện có chủ ý.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7
    Intel® Stratix®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.