ID bài viết: 000087360 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/07/2018

Tại sao lõi Intel® Stratix® 10 PCIe* IP suy ra một chốt khi được sử dụng ở chế độ cổng gốc?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng Avalon-MM Intel® Stratix® 10 cho PCI Express*
  • IP cứng Avalon-ST Intel® Stratix® 10 cho PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi sử dụng lõi Intel® Stratix® IP PCIe* 10 ở chế độ cổng gốc, cảnh báo chốt suy luận sau sẽ được báo cáo trong quá trình phân tích và tổng hợp:

    Cảnh báo (13228): Cảnh báo Verilog HDL hoặc VHDL ở altera_pcie_s10_rp_reg.sv(368): chốt suy ra cho kết quả eop_cycles[3]

    Vấn đề này đã được xác định là một lỗi.

    Độ phân giải

    Không có giải pháp khắc phục sự cố này.

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Intel® Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.