ID bài viết: 000087204 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 24/11/2011

Đối với Bộ điều khiển DDR2 và DDR3 SDRAM với UniPHY, thiết kế không bị lỗi san bằng trong Stratix V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn nhắm mục tiêu Stratix V có lõi IP mà không cần san l bằng, thiết kế không thành công.

    Độ phân giải

    Để giải quyết vấn đề này, hãy tắt các chân DM. The MegaWizard giao diện không hỗ trợ thiết kế mà không phân cấp nhắm Stratix V thiết bị (tùy chọn bị vô hiệu hóa), nhưng bạn có thể tạo Stratix Thiết kế V san bằng.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.