ID bài viết: 000087186 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/06/2016

Tại sao tôi thấy lỗi khi truy cập IP FPGA trên Thiết kế SoC Arria 10 của tôi?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Trong bộ tải khởi động Arria® 10 U-Bootloader trong SoC EDS phiên bản 15.1.2 và cũ hơn, có một thời gian chờ NOC được bật sai do chức năng reset_assert_all_bridges. Có thể đạt đến thời gian chờ này nếu IP trong FPGA phản hồi chậm, dẫn đến lỗi truy cập.

Độ phân giải

Sự cố này được lên lịch sẽ được khắc phục trong bản phát hành EDS SOC tiếp theo. Có một bản vá có sẵn để giải quyết vấn đề này với các bản phát hành trước đây ở đây: https://github.com/altera-opensource/u-boot-socfpga

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA SoC Intel® Arria® 10 SX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.