ID bài viết: 000087095 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/02/2013

Kiểm tra sự căng thẳng cập nhật CvP có thể thất bại Arria thiết kế V GZ bao gồm Bộ điều khiển Cấu hình lại Bộ thu phát

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Kiểm tra sự cố cập nhật CvP có thể bị lỗi Stratix V GX Hard IP cho thiết kế PCI Express IP Core cũng bao gồm Bộ thu phát Lõi IP bộ điều khiển định cấu hình lại. Sự cố phần cứng này không ảnh hưởng đến khởi tạo CvP.

    Độ phân giải

    Đối với một số hệ thống, loại bỏ Cấu hình lại Bộ thu phát Bộ điều khiển IP Core từ thiết kế hệ thống và Avalon bản đồ bộ nhớ (Avalon-MM) interface_sel tín hiệu cho mỗi kênh hoặc PLL đến 1'b1 giải quyết vấn đề này. Tín interface_sel của reconfig_to_xcvr[44] mỗi kênh hoặc PLL. Tuy nhiên, giải pháp này ngăn cản bạn gán các giao thức khác nhau cho 6 kênh trong một bộ thu phát Ngân hàng. Một giải pháp toàn diện đang được điều tra.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Arria® V GZ

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.