ID bài viết: 000086982 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 21/08/2012

Cảnh báo nghiêm trọng: _p0_pin_map.tcl: Không tìm thấy đồng hồ PLL cho chân

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Dành cho Arria® V và Cyclone® Thiết kế Bộ điều khiển bộ nhớ cứng V (HMC), bạn sẽ thấy cảnh báo quan trọng sau đây nếu đồng hồ MPFE (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk, mp_wfifo_clk_0_clk) được tạo ra bởi một PLL độc lập và không phải là PLL HMC:

    Cảnh báo nghiêm trọng: _p0_pin_map.tcl: Không tìm thấy đồng hồ PLL cho chân 

    Cảnh báo: _p0_pin_map.tcl: Không tìm thấy tất cả các chân CK CORE DRIVER

    Độ phân giải

    Bạn cần áp dụng các giải pháp sau:

    Bước 1) Mở tệp _p0_pin_map.tcl và thay đổi 

    nếu {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] >} {


    Với


    nếu {[string compare -nocase (driver_core_ck_pins) """] != 0 && [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] >} {

    Bước 2) Trong tệp _p0.sdc, thay đổi pll_driver_core_clock thành đồng hồ điều khiển đầu vào xung mp_cmd_clk_0_clk MPFE, mp_rfifo_clk_0_clk, mp_wfifo_clk_0_clk).

    Vấn đề này sẽ được khắc phục trong bản phát hành phần mềm Quartus® II trong tương lai.

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 10 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Arria® V GX
    FPGA SoC Arria® V SX
    FPGA Arria® V GT
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.