ID bài viết: 000086973 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Cảnh báo: Kiểm tra chéo PLL tìm thấy cài đặt xung giờ PLL không nhất thiết.

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Phần mềm Quartus® II phiên bản 9.1 SP1 trở lên có thể tạo ra các cảnh báo sau đây, khi một bộ thu phát PCS được sử dụng trong các thiết kế nhắm Stratix® IV:

Warning: PLL cross checking found inconsistent PLL clock settings:
        Warning: Clock: |receive_pcs0|clkout does not match the master clock period requirement: 0.001
        Warning: Clock: |transmit_pcs0|clkout does not match the matser clock period requirement: 0.001

Những cảnh báo này khi truyền và nhận đầu ra đồng hồ PCS có thể bị bỏ qua một cách an toàn vì khoảng thời gian đồng hồ cho các đồng hồ này được tự động đặt chính xác trong TimeQuest Timing Analyzer.

Vấn đề này hiện đang được lên lịch để được khắc phục trong phiên bản phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Stratix® IV GX
FPGA Stratix® IV GT

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.