ID bài viết: 000086944 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 31/01/2018

Tại sao IP DDR4 của Giao diện bộ nhớ ngoài Stratix® 10 FPGA hiển thị vi phạm xung tối thiểu trên đồng hồ wf_clk trong bộ phân tích thời gian Intel Quartus® Prime?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong phần mềm Quartus® Prime Pro phiên bản 17.1.1, bạn có thể thấy vi phạm thời gian Độ rộng xung tối thiểu liên quan đến đồng hồ wf_clk_<số> trong báo cáo Quartus® Compilation TimeQuest của dự án triển khai IP DDR4 Giao diện Bộ nhớ ngoài Stratix® 10 FPGA.

Một ví dụ về vi phạm thời gian Độ rộng xung tối thiểu từ dự án thiết kế mẫu DDR4 Stratix 10® là emif_s10_0|emif_s10_0_wf_clk_3, có lỗi chậm là -0,058.

Độ phân giải

Vi phạm độ rộng xung tối thiểu của đồng hồ wf_clk có thể bị bỏ qua.
Sự cố này dự kiến sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Quartus® Prime Pro.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.