Trong các thiết kế nhắm mục tiêu đến các thiết bị SoC Arria® 10 (ES, ES2) tiền sản xuất với sửa chữa mềm IOPLL, Kết nối SDRAM L3 trong Hệ thống bộ xử lý cứng (HPS) có thể bị hỏng sau khi đặt lại HPS lạnh hoặc ấm và dẫn đến giao dịch không đầy đủ khi truy cập SDRAM bên ngoài được kết nối HPS hoặc thanh ghi bộ nhớ được ánh xạ trong Kết nối SDRAM L3.
Sự cố này rất ít xảy ra trong tự nhiên và chỉ được quan sát thấy xảy ra sau khi một số lượng lớn chu kỳ đặt lại HPS khi giao diện bộ nhớ ngoài Arria 10 cho đầu vào global_reset_n của phiên bản HPS được hiển thị bằng đầu ra đặt lại HPS. Sau khi bị hỏng, quyền truy cập vào Liên kết SDRAM L3 bởi bất kỳ bậc thầy nào trong HPS hoặc FPGA phần của SoC có thể khiến kết nối bị khóa. Triệu chứng bao gồm khởi động HPS tạm dừng liên tục ngay sau khi dấu hiệu bảng điều khiển U-Boot về việc hoàn thành cấu hình FPGA hoặc hiệu chỉnh HPS SDRAM thành công.
Để phục hồi từ điều kiện khóa, Liên kết SDRAM L3 phải được đặt lại. Nếu khóa kết quả từ truy cập chính HPS, toàn bộ HPS phải được đặt lại lạnh hoặc ấm để phục hồi, nếu không, có thể đặt lại kết nối dưới sự kiểm soát của phần mềm bằng cách sử dụng bit đăng ký brgmodrst.ddrsch trong Trình quản lý đặt lại trong HPS.
Có thể tránh sự cố này bằng cách kết nối vĩnh viễn đầu vào của phiên bản GLOBAL_RESET_N IP HPS EMIF với trạng thái logic không hoạt động của nó. Nếu điều này không tương thích với ứng dụng của bạn, hãy liên hệ với Altera trợ thêm và giải pháp trình tự đặt lại cho ứng dụng của bạn.
Lưu ý: Sự cố này chỉ ảnh hưởng đến tiền sản xuất (ES ES2) Arria thiết bị SoC 10 khi bật khắc phục sự cố mềm thất thường IOPLL. Sự cố này không ảnh hưởng đến các thiết bị sản xuất.