Do sự cố trong phiên bản phần mềm Intel® Quartus® Prime Pro phiên bản 19.1 trở lên, dự án hệ thống bộ xử lý cứng Intel Stratix® 10 (HPS) có thể bị lỗi cấu hình thiết bị. Dự án có thể chuyển biên dịch không chính xác với vị trí chân không hợp lệ của đồng hồ tham chiếu HPS EMIF IP PLL và chân RZQ.
Trong giao Intel® Stratix® HPS EMIF 10, đồng hồ tham chiếu PLL và chân RZQ phải được đặt trong ngân hàng IO 2M với địa chỉ và tín hiệu lệnh. FPGA hình của bạn sẽ bị lỗi nếu không tuân theo hạn chế pinout này.
Sự cố này đã được khắc phục bắt đầu với Phiên bản Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 19.2 bằng cách báo cáo lỗi trong quá trình biên dịch nếu không tuân theo các yêu cầu về vị trí chân. Tham khảo Giao diện Bộ nhớ ngoài Intel Stratix hướng dẫn sử dụng IP FPGA 10 để biết thêm thông tin về các hạn chế về vị trí chân HPS EMIF.
Nếu bạn có một thiết kế hiện đang truyền cấu hình thiết bị FPGA trong bản phát hành sớm hơn phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro 19.2, không thành công trong quá trình biên dịch trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 19.2 trở lên, thì bạn không cần phải thay đổi thiết kế HPS EMIF nhưng sẽ cần giải pháp.
Liên hệ với Intel để biết thêm chi tiết.