ID bài viết: 000086863 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 21/02/2019

Lỗi: Lỗi nội bộ: (<signal name=""> = &gt; <signal name="">) Lỗi nội bộ: logic tiêu chuẩn: std_logic cổng/tín hiệu phải có độ rộng 1 nhưng được <n></n></signal></signal>

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 18.1 Bản cập nhật 1 trở về trước, bạn có thể thấy lỗi này khi tạo hệ thống Trình thiết kế Nền tảng. Lỗi này xảy ra khi hệ thống thiết kế nền tảng bao gồm một thành phần chung.

Độ phân giải

Để khắc phục sự cố này, chọn thành phần trong thiết kế nền tảng và sau đó chọn tab khởi tạo thành phần . Thay đổi chiều rộng của mỗi tín hiệu thành 1, sau đó hoàn nguyên chiều rộng trở lại giá trị ban đầu và tạo HDL.

Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.

Các sản phẩm liên quan

Bài viết này áp dụng cho 3 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC
FPGA Intel® Arria® 10 và FPGA SoC
FPGA Intel® Cyclone® 10 GX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.