ID bài viết: 000086819 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 10/06/2021

Tại sao xung nhịp không bị hạn chế được báo cáo trong báo cáo Đồng hồ phân tích thời gian khi sử dụng IP Intel® Stratix® 10 DDR4 EMIF?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Đồng hồ không bị hạn chế có thể được báo cáo trong báo cáo Đồng hồ phân tích thời gian khi đồng hồ tham chiếu PLL được chia sẻ trên nhiều Intel® Stratix® 10 IP EMIF vì dây đồng hồ tham chiếu PLL được định tuyến đến PLL không sử dụng trong cột I / O và Fitter nhận ra chúng là tài nguyên đồng hồ.

Ví dụ: bạn có thể thấy thông báo đồng hồ không bị hạn chế tương tự như hình dưới đây.

emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; Cơ sở; Không bị ràng buộc ;

Độ phân giải

Bạn có thể yên tâm bỏ qua những chiếc đồng hồ không bị hạn chế này vì chúng không được sử dụng trong thiết kế.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.