ID bài viết: 000086758 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 01/03/2021

Tại sao giao diện bộ nhớ ngoài Intel® FPGA IP gặp phải lỗi biên dịch chỉnh khi luồng I/O không liên kết hết 12 chân?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Arria® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể gặp phải lỗi biên dịch phù hợp trong phần mềm Intel® Quartus® Prime nếu Giao diện bộ nhớ ngoài Intel Arria® 10 FPGA IP hoặc Giao diện bộ nhớ ngoài Intel Cyclone® 10 GX FPGA IP có nhóm DQ được đặt trong một làn I/O có chứa chân I/O FPGA không có kết nối.

    Độ phân giải

    Để giải quyết vấn đề này, bạn cần đảm bảo Giao diện Bộ nhớ ngoài Intel® Arria® 10 IP FPGA hoặc Giao diện bộ nhớ ngoài Intel® Cyclone® nhóm IP DQ FPGA 10 GX được đặt trong một làn I/O nơi tất cả 12 chân được liên kết ra ngoài.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.