Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 21.2 trở lên, bạn có thể thấy các lỗi tương tự bên dưới khi biên dịch ví dụ thiết kế VHDL cho IP EMIF thiết bị Intel Agilex® 7 trong Cadence NCSim* hoặc trình mô phỏng Cadence Xcelium*.
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): Cổng mô-đun nước ngoài calbus_rdata_1 chế độ trong phải được liên kết với cổng/tín hiệu của thực thể/thành phần ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: dòng 65, vị trí 66).
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): Cổng mô-đun nước ngoài calbus_seq_param_tbl_1 chế độ trong phải được liên kết với cổng/tín hiệu của thực thể/thành phần ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: dòng 65, vị trí 66).
Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Mềm Prime Pro phiên bản v21.3.