ID bài viết: 000086705 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 06/07/2017

Critical Warning(16643): Tìm thấy các IO_STANDARD tập tìm thấy cho ghim "ref_clk" với nhiều giá trị. Giá trị sử dụng: "LVDS"

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® Arria® 10 PHY Lite cho Giao diện song song
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Sau khi tạo PHYLite cho Giao diện song song Intel® FPGA IP, xung xung tham chiếu vòng lặp khóa pha (PLL) của nó là một đồng hồ đầu vào đơn kết thúc với tiêu chuẩn I/O được xác định bởi tham số tiêu chuẩn IP General Tab > I/O settings > I/O.
Đồng hồ tham chiếu PLL khác biệt với tiêu chuẩn LVDS I/O cũng được hỗ trợ và được triển khai bằng cách thêm hạn chế tiêu chuẩn QSF I/O:
set_instance_assignment -name IO_STANDARD LVDS -to <ref_clk>

Điều này gây ra cảnh báo quan trọng.

Độ phân giải

Bạn có thể bỏ qua cảnh báo quan trọng này một cách an toàn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Intel® Arria® 10 và FPGA SoC
FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.