ID bài viết: 000086691 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/12/2019

Tại sao tín hiệu đồng hồ đầu ra của bộ điều hợp ALTCLKCTRL Intel® FPGA IP bị mắc kẹt cao trong Intel® Arria® thiết bị SX 10?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® ALTCLKCTRL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Intel® Quartus® Prime, bạn có thể thấy rằng đối với các thiết bị Intel® Arria® 10 SX, tín hiệu đồng hồ đầu ra ALTCLKCTRL Intel® FPGA IP bị kẹt cao khi được chỉ định vào vị trí CLKCTRL_2L_G_I17 .

Độ phân giải

Để giải quyết vấn đề này, hãy tạo phiên bản giả của ALTCLKCTRL Intel® FPGA IP và thêm các bài tập sau trong tệp cài đặt Quartus (.qsf) để bảo toàn phiên bản giả và sửa vị trí cho CLKCTRL_2L_G_I17.

set_location_assignment CLKCTRL_2L_G_I17 -to

set_instance_assignment -name PRESERVE_FANOUT_FREE_WYSIWYG BẬT -to

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA SoC Intel® Arria® 10 SX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.