ID bài viết: 000086682 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 04/04/2017

Làm cách nào để giải quyết IO_AUX lỗi RST_SRC_ID chỉnh sửa lỗi khi dự án Quartus Prime chứa IP Arria bộ nhớ ngoài 10?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Arria® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Kết nối tín hiệu cổng global_reset_n IP GLOBAL_RESET_N EMIF không chính xác hoặc kích hoạt Trong Nguồn hệ thống và Đầu dò (ISSP) có thể gây ra lỗi phù hợp với các loại này: Arria®

    Lỗi (12934): Fitter không thể đặt hệ thống EMIF/PHYLite

    Lỗi (14566): Bộ điều hợp không thể đặt 1 (các) thành phần ngoại vi do xung đột với các ràng buộc hiện có (1 IO_AUX(các)).

    Lỗi (175020): Bộ điều hợp không thể đặt logic IO_AUX là một phần của Giao diện bộ nhớ ngoài Arria 10 ed_synth_altera_emif_ trong khu vực vào > mà nó bị hạn chế, vì không có vị trí hợp lệ trong khu vực cho logic của loại này.
        
    Lỗi (175005): Không tìm thấy vị trí có: RST_SRC_ID giá trị (1 vị trí bị ảnh hưởng)

    Độ phân giải

    Các nguyên nhân phổ biến của các thông báo lỗi này và độ phân giải của chúng được hiển thị dưới đây:

    1) Dự án Quartus® Prime chứa nhiều giao diện bộ nhớ ngoài được đặt trong ngân hàng I/O trong cùng một cột I/O nhưng có các tín hiệu đặt lại khác nhau được kết nối với global_reset_n của chúng.

    Độ phân giải: Nhiều giao diện được đặt trong ngân hàng I/O trong cùng một cột I/O phải có tín hiệu đặt lại chung được kết nối với các global_reset_n của chúng.


    2) Dự án Quartus Prime đã được ALTERA_EMIF_ENABLE_ISSP hoạt. Điều này thường xảy ra nếu có nhiều Arria thiết kế mẫu EMIF 10 được lập tức trong dự án.
    Một hạn chế của tệp qsf là
    set_global_assignment -name VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"

    Độ phân giải: Xóa ràng buộc qsf ở trên và không chọn tab Chẩn đoán IP giao diện bộ nhớ ngoài Arria 10 -> Example Design -> Enable In-system-sources-and-probes .


    Nếu vẫn thấy một lỗi phù hợp sau khi thực hiện theo hướng dẫn nêu trên, hãy kiểm tra xem tín hiệu giao diện bộ nhớ có đáp ứng các nguyên tắc về vị trí chân không.
    Điểm khởi đầu được khuyên dùng là sử dụng các hạn chế về vị trí tối thiểu và để Quartus fitter đặt phần còn lại của tín hiệu giao diện trước khi tinh chỉnh chân nối sau này.

    Hạn chế về vị trí tối thiểu được đề xuất là:

    • Một tín hiệu địa chỉ, đồng hồ tham chiếu PLL và chân RZQ trong Ngân hàng I/O được chọn cho tín hiệu địa chỉ/lệnh.
    • Tín hiệu DQS trong Ngân hàng I/O được chọn cho tín hiệu bus dữ liệu bộ nhớ.


    Để biết thêm thông tin về vị trí chân, hãy tham khảo các phần này trong Sổ tay giao diện bộ nhớ ngoài:
    Tập 2 Chương 1 - Hướng dẫn sử dụng IP Arria giao diện bộ nhớ ngoài 10
    Tập 3 Chương 2 - Ví dụ về Triển khai Giao diện Bộ nhớ ngoài cho DDR4 (các quy tắc tương tự áp dụng cho các giao thức giao diện bộ nhớ khác).

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.