Không. Do hạn chế phần cứng, khi ALTPLL của Intel® MAX® 10 FPGA được định cấu hình ở chế độ bộ đệm không độ trễ (ZDB) và đồng hồ đầu ra được gán cho PLL_CLKOUTn chân được định cấu hình là tiêu chuẩn I/O kết thúc một lần, người dùng sẽ gặp phải lỗi sau:
Lỗi (176557): Không thể đặt PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" trong thiết bị mục tiêu do các hạn chế về thiết bị
Lỗi (176593): Không thể đặt PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ở vị trí PLL PLL_1 -- chân đồng hồ đầu ra được bù "" của PLL phải được đặt trong đồng hồ đầu ra chuyên dụng I/O - PLL đang ở chế độ bộ đệm độ trễ không
Lỗi (176568): Không thể đặt PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ở vị trí PLL PLL_1 vì ô I/O (cổng loại CLK của PLL) có tác vụ vị trí không tương thích với chân I/O PLL Pin_xx.
Hạn chế này chỉ áp dụng cho chế độ bộ đệm không độ trễ trong ALTPLL.
Kết nối đồng hồ đầu ra ATLPLL PLL_CLKOUTchân p .
Hướng dẫn Sử Intel® MAX® Clocking 10 và PLL dự kiến sẽ được cập nhật với chi tiết này trong bản phát hành trong tương lai.
