ID bài viết: 000086665 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/06/2021

Chúng ta có thể kết nối đồng hồ đầu ra một đầu ra được tạo ra từ ALTPLL được định cấu hình ở chế độ bộ đệm không độ trễ" với PLL_CLKOUTn chân Intel® MAX® 10 FPGA?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Không. Do hạn chế phần cứng, khi ALTPLL của Intel® MAX® 10 FPGA được định cấu hình ở chế độ bộ đệm không độ trễ (ZDB) và đồng hồ đầu ra được gán cho PLL_CLKOUTn chân được định cấu hình là tiêu chuẩn I/O kết thúc một lần, người dùng sẽ gặp phải lỗi sau:

    Lỗi (176557): Không thể đặt PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" trong thiết bị mục tiêu do các hạn chế về thiết bị

    Lỗi (176593): Không thể đặt PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ở vị trí PLL PLL_1 -- chân đồng hồ đầu ra được bù "" của PLL phải được đặt trong đồng hồ đầu ra chuyên dụng I/O - PLL đang ở chế độ bộ đệm độ trễ không

    Lỗi (176568): Không thể đặt PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ở vị trí PLL PLL_1 vì ô I/O (cổng loại CLK của PLL) có tác vụ vị trí không tương thích với chân I/O PLL Pin_xx.

     

    Hạn chế này chỉ áp dụng cho chế độ bộ đệm không độ trễ trong ALTPLL.

    Độ phân giải

    Kết nối đồng hồ đầu ra ATLPLL PLL_CLKOUTchân p .

    Hướng dẫn Sử Intel® MAX® Clocking 10 và PLL dự kiến sẽ được cập nhật với chi tiết này trong bản phát hành trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® MAX® 10

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.