Lỗi này có thể được nhìn thấy trong Phần mềm Quartus® Prime Pro Edition trong quá trình biên dịch tất cả các thiết kế nhắm mục tiêu của thiết bị Agilex™ có chứa Giao diện Flash nối tiếp chung FPGA thiết kế IP với các ống dẫn được xuất. Điều này là do có xung đột Kích hoạt đầu ra (OE) trong vị trí chân thiết kế. Lỗi có thể được trùng lặp trên các chân gán khác nhau nếu có nhiều xung đột OE được phát hiện.
Trong tất cả các thiết bị Agilex™, có một yêu cầu về vị trí chân do thực tế là phần cứng OE được chia sẻ giữa các chân nhóm x4 DQ. Do đó, nếu có hai ống dẫn có tín hiệu OE tương ứng riêng, chúng nên được gán cho các chân nhóm x4 DQ khác nhau để tránh xung đột OE.
Giao diện Flash nối tiếp chung FPGA IP (xem trong Trình xem bản đồ công nghệ)
| Tín hiệu OE | Ống dẫn xuất khẩu |
|---|---|
| dedicated_interface:data_buf[0]~0 | qspi_pins_data[0] |
| dedicated_interface:data_buf[1]~1 | qspi_pins_data[1] |
| dedicated_interface:data_buf[2]~2 | qspi_pins_data[2] qspi_pins_data[3] |
| qspi_inf_inst:oe_reg | qspi_pins_dclk qspi_pins_ncs |
Để tránh lỗi này, các ống dẫn xuất với các tín hiệu OE khác nhau nên được thiết lập trong một nhóm x4 DQ khác, trong khi các ống dẫn xuất với tín hiệu OE được chia sẻ được khuyến nghị thiết lập trong cùng một nhóm x4 DQ. Ví dụ sử dụng thiết bị Agilex™ (AGFB027) được hiển thị trong bảng sau:
| trí chốt | ống dẫn xuất khẩu | x4 nhóm DQ (AGFB027) |
|---|---|---|
| qspi_pins_data[0] | W34 · | DQ133 |
| qspi_pins_data[1] | J35 · | DQ135 |
| qspi_pins_data[2] qspi_pins_data[3] | L38 · W38 · | DQ132 |
| qspi_pins_dclk qspi_pins_ncs | J39 · C38 · | DQ134 |
Thông tin có sẵn trong Hướng dẫn sử dụng I/O có mục đích chung của Agilex™ và Tệp pin-Out cho FPGA.