Lỗi (10198): Lỗi Verilog HDL tại phylite_io_bufs.sv(1078): hướng chọn một phần ngược lại với hướng chỉ mục tiền tố

Do sự cố trong Phần mềm Quartus® Prime phiên bản 18.1 trở về trước, bạn có thể thấy các lỗi tương tự như hình dưới đây khi IP Arria® 10 PHYLite được định cấu hình làm giao diện đầu ra 48 bit với tùy chọn Sử dụng nhấp nháy đầu ra bị tắt.

Trong Phần mềm Quartus Prime Standard Edition,

Lỗi (10198): Lỗi Verilog HDL tại phylite_io_bufs.sv(1078): hướng chọn một phần ngược lại với hướng chỉ mục tiền tố

Lỗi (12152): Không thể xây dựng hệ thống phân cấp người dùng "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"

Trong phần mềm Quartus Prime Pro Edition,

Lỗi (13437): Lỗi Verilog HDL tại ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): hướng chọn một phần ngược lại với hướng chỉ mục tiền tố

Lỗi (13224): Lỗi Verilog HDL hoặc VHDL tại ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): chỉ số 48 nằm ngoài phạm vi [47:0] cho 'group_data_out_n'

Để khắc phục những lỗi này, IP Arria® 10 PHYLite có thể được cấu hình làm giao diện chiều rộng dữ liệu 47 bit hoặc nhỏ hơn.

Sự cố này sẽ được khắc phục trong bản phát hành trong tương lai của Phần mềm Quartus® Prime.