Lỗi (10198): Lỗi Verilog HDL tại phylite_io_bufs.sv(1078): hướng chọn phần ngược với hướng chỉ mục tiền tố

Do sự cố trong phần mềm Intel® Quartus® Prime phiên bản 18.1 trở lên, bạn có thể thấy các lỗi tương tự như được hiển thị bên dưới khi IP Intel Arria® 10 PHYLite được định cấu hình dưới dạng giao diện đầu ra 48 bit với vô hiệu hóa tùy chọn Use Output Strobe .

Trong phần mềm Intel Quartus Prime phiên bản Tiêu chuẩn,

Lỗi (10198): Lỗi Verilog HDL tại phylite_io_bufs.sv(1078): hướng chọn phần ngược với hướng chỉ mục tiền tố

Lỗi (12152): Không thể phân cấp người dùng "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"

Trong phần mềm Intel Quartus Prime phiên bản Pro,

Lỗi (13437): Lỗi Verilog HDL tại ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): hướng chọn phần ngược với hướng chỉ mục tiền tố

Lỗi (13224): Lỗi Verilog HDL hoặc VHDL tại ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): chỉ mục 48 trong phạm vi [47:0] cho 'group_data_out_n'

Để xử lý các lỗi này, Intel® Arria® IP PHYLite 10 có thể được định cấu hình dưới dạng giao diện có độ rộng dữ liệu 47 bit hoặc nhỏ hơn.

Vấn đề này sẽ được khắc phục trong bản phát hành phần mềm Intel Quartus® Prime trong tương lai.