Sự cố quan trọng
Trong phiên bản phần mềm Intel® Quartus® Prime Pro phiên bản 18.0, công cụ Lập trình Quartus Prime có thể gặp sự cố khi cố gắng thực hiện lập trình tệp JIC, nếu thiết bị SoC Intel Stratix® 10 đã được định cấu hình với tùy chọn FPGA và HPS JTAG kết hợp. Điều này là do FPGA đang thiết bị thứ hai trong chuỗi JTAG (sau HPS) - tuy nhiên sau khi hình ảnh người trợ giúp SFL được lập trình, HPS sẽ bị xóa và FPGA hiện là thiết bị đầu tiên trong chuỗi JTAG.
Sự khác biệt trong đánh số thiết bị JTAG khiến công cụ Lập trình Quartus bị lỗi vì nó hy vọng thiết bị FPGA vẫn ở cùng một vị trí trong chuỗi JTAG trong toàn bộ quá trình.
Vấn đề này không ảnh hưởng đến bạn nếu:
- Thiết bị SoC Intel® Stratix® 10 vẫn chưa được định cấu hình trước khi bắt đầu lập trình tệp JIC
- SoC HPS JTAG Intel Stratix 10 đang sử dụng các chân I/O chuyên dụng của HPS và không chia sẻ cùng một chuỗi JTAG với các FPGA.
Sử dụng một trong các giải pháp sau đây để thực hiện lập trình flash trên bo mạch:
- Tăng sức mạnh cho bo mạch với MSEL[2:0] đặt thành 111 (JTAG). Bằng cách này, thiết bị sẽ vẫn không được định cấu hình trước khi lập trình tệp JIC và chuỗi JTAG sẽ chỉ chứa một thiết bị (FPGA). Sau khi công cụ Quartus Prime Programmer đã hoàn thành lập trình tệp JIC, bạn có thể đặt MSEL[2:0] trở lại 100 để thiết bị khởi động tự động từ QSPI trên chu kỳ nguồn tiếp theo.
- Kéo nCONFIG bên ngoài xuống thấp khi cấp nguồn cho bo mạch để ngăn thiết bị cấu hình bằng QSPI. Bắt đầu lập trình JIC bằng JTAG - sau khi hình ảnh trợ giúp SFL được lập trình, bạn có thể phát hành chân nCONFIG.
- Sử dụng phần mềm chạy trong HPS (ví dụ: U-boot) để lập trình thiết bị QSPI. Phương pháp này sử dụng định dạng tệp Dữ liệu lập trình thô (.rpd) thay vì tệp JIC. Tham khảo Hướng dẫn Sử Intel Stratix Cấu hình 10 dành cho các bước để tạo tệp lập trình .rpd.
Vấn đề này sẽ được khắc phục trong phiên bản tương lai của phần mềm Intel Quartus Prime Pro.