ID bài viết: 000086426 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 06/12/2018

lỗi verilog hdl hoặc vhdl: giải mã tệp tin data_block thất bại

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Phiên bản phần mềm Intel® Quartus® Prime Pro phiên bản 18.1 trở lên, bạn có thể thấy thông báo lỗi này trong giai đoạn tổng hợp khi di chuyển IP.

    Độ phân giải

    Để giải quyết vấn đề này, tái tạo IP bị ảnh hưởng theo cách thủ công trong Trình thiết kế nền tảng.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.