SoC FPGA Linux Kernel Phiên bản 4.17 tháng 6 năm 2018 và các thế hệ sau, từ 4.18 trở lên:
- Chỉ định tần số đồng hồ tham chiếu cấp cao nhất cho Intel® Stratix® 10 SX được chỉ định trong Linux Device Tree.
- Cài đặt clock tree như được đặt trên Thành phần HPS Stratix 10 trong thiết kế Trình thiết kế nền tảng Intel® Quartus® Prime Pro được tải từ bitstream FPGA bởi Clock Manager Driver.
Đối với SoC FPGA Linux Kernel phiên bản 4.17 (trước tháng 6 năm 2018) và cũ hơn:
Linux Device Tree chứa thông tin về cấu trúc vòng hoàn chỉnh của Intel® Stratix® 10 SX và phải phản ánh thiết lập đồng hồ trong Thành phần Stratix 10 HPS trong thiết kế Trình thiết kế nền tảng Intel® Quartus® Prime Pro.
Nếu cấu trúc đếm tốc không được cập nhật để phản ánh bo mạch và thiết kế của bạn, các thiết bị ngoại vi có thể hoạt động không chính xác trong Linux.
Nhân Linux chứa một cây thiết bị cấp cao nhất chung và một cây thiết bị ví dụ cho Intel Stratix phát triển Intel Stratix SX 10:
arch/arm64/boot/dts/altera/
socfpga_stratix10.dtsi #Generic cây thiết bị cấp cao nhất
Socfpga_stratix10_socdk.dts # Ví dụ về cây thiết bị cho bộ phát triển Intel Stratix 10 SX, Thiết kế Tham chiếu Phần cứng Vàng (GHRD) và Thiết kế Tham chiếu Phần mềm Vàng (GSRD)
Lưu ý:
- Thiết kế Tham chiếu Phần cứng Vàng (GHRD) được gửi kèm Intel FPGA SoC EDS trong ví dụ/phần cứng/thư mục
- Thiết kế Tham khảo Phần mềm Vàng (GSRD) có thể được tải xuống từ Rocketboards.org https://rocketboards.org/foswiki/Documentation/GSRD
Sự cố này đã được khắc phục trong các phiên bản hạt nhân sau này (5.X)
SoC FPGA Linux Kernel Phiên bản 4.17 tháng 6 năm 2018 và các thế hệ sau, từ 4.18 trở lên:
Chỉ định tần số đồng hồ tham chiếu cấp cao nhất cho Intel® Stratix® 10 SX được chỉ định trong Linux Device Tree.
clkmgr@ffd10000 {
đồng hồ {
osc1 { tần số xung ; };
};
};
Đối với SoC FPGA Linux Kernel phiên bản 4.17 (trước tháng 6 năm 2018) và cũ hơn:
Trình điều khiển socfpga_stratix10.dtsi hiển thị các cài đặt có thể cho mỗi thành phần cây đồng hồ.
peri_emacb_clk: peri_emacb_clk@ec {
#clock-ô = ;
tương thích = "altr,socfpga-s10-perip-clk";
xung , , , , ;
reg = cấp ;
};
Dưới đây là một phần của cây cho thấy đồng hồ cung cấp UART và I2C. Nhận thấy rằng theo mặc định, đồng hồ nguồn cho IP được thiết lập, nhưng kết nối của chúng lên cây không được đặt. Bộ IP đặt xung l4_sp_clock được điều khiển bởi noc_clk, nhưng noc_clk và noc_free_clk có trình điều khiển được xác định:
:
main_noc_base_clk: main_noc_base_clk {
...
đồng hồ = < và main_pll>;
...
};
noc_free_clk: noc_free_clk@4c {
...
đồng hồ = , ,
, ,
;
...
};
noc_clk: noc_clk@30 {
...
đồng hồ = , < và boot_clk>;
...
};
l4_sp_clk: l4_sp_clk {
...
đồng hồ = < và noc_clk>;
...
};
i2c1: i2c@ffc02900 {
...
đồng hồ = ;
...
};
uart0: serial0@ffc02000 {
...
đồng hồ = ;
...
};
Các cài đặt bắt buộc có thể được áp dụng thông qua tệp .dts cho bo mạch của bạn bằng cú pháp được hiển thị dưới đây:
soc {
clkmgr@ffd10000 {
đồng hồ {
osc1 {
tần số đồng hồ = ;
};
periph_pll@e4 {
peri_emaca_clk@e8{
đồng hồ = ;
};
peri_emacb_clk@ec {
đồng hồ = ;
};
};
noc_free_clk@4c {
đồng hồ = < và main_noc_base_clk>;
};
noc_clk@30 {
đồng hồ = ;
};
emaca_free_clk {
đồng hồ = ;
};
emacb_free_clk {
đồng hồ = < và peri_emacb_clk>;
};
emac0_clk {
đồng hồ = < và emaca_free_clk>;
};
emac1_clk {
đồng hồ = < và emaca_free_clk>;
};
emac2_clk{
đồng hồ = < và emaca_free_clk>;
};
};
};
};
};
Các khắc phục sự cố trên cho UART / I2C và cũng xác định một số đồng hồ Ethernet. Cây đồng hồ hiện đã hoàn tất từ UART / I2C đến PLL.. Điều này có nghĩa là logic thiết lập UART và I2C dựa trên tần số đồng hồ nguồn có thể thực hiện phép tính phù hợp.
Để biết thêm thông tin về Device Tree, hãy xem tài liệu Về Nhân Linux.