ID bài viết: 000086341 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/06/2021

Tại sao tôi thấy các lỗi chức năng trong phần cứng khi sử dụng lõi IP Intel® Stratix® 10 10GBASE-KR PHY?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® 10GBASE-R PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do sự cố trong Phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 20.1 trở lên, bạn có thể thấy lỗi phần cứng khi sử dụng lõi IP Intel® Stratix® 10 10GBASE-KR PHY.

    Sự cố này xảy ra do hạn chế thời gian không chính xác trong tệp hạn chế thiết kế lõi Synopsys Design (SDC) Intel® Stratix® 10 10GBASE-KR PHY. Các đường dẫn đến xgmii_tx_dc đầu vào của IP hoặc từ đầu ra xgmii_rx_dc của IP có thể bị hạn chế không chính xác. Sự cố này có thể xảy ra ngay cả khi không có thông báo vi phạm thời gian trong Bộ phân tích thời gian.

    Vấn đề này chỉ ảnh hưởng đến việc triển khai sở hữu trí tuệ (IP) với các cắp nối xung sau:

    • Cổng xgmii_tx_clk xung của IP và xung giờ làm tăng logic hoặc MAC điều khiển cổng xgmii_tx_dc của IP đều được kết nối với cùng một đồng hồ được tạo ra bên ngoài

    • Cổng xgmii_rx_clk xung của IP và logic xung giờ được cung cấp bởi cổng xgmii_rx_dc ip, cả hai đều được kết nối với cùng một đồng hồ được tạo ra bên ngoài

    Nếu thiết kế của bạn sử dụng cấu tạo xung được liệt kê ở trên và vẫn đang trong quá trình phát triển, hãy xem phần Độ phân giải để có hành động khắc phục.  Đối với các thiết kế đã được sản xuất sử dụng cấu tạo liên kết clocking được liệt kê ở trên, hãy làm theo các bước sau để xem có hành vi vi phạm thời gian nào đối với thiết kế biên dịch trước:

    1. Xác định vị trí tệp 10GBASE-KR PHY sdc được tự động tạo ban đầu: \\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc.
    2. Đổi tên tệp này thành:\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc.
    3. Sao chép tệp-krphy-sdc-to-rename.sdc được sửa chữa tại liên kết sau (sửa chữa-krphy-sdc-to-rename.sdc) vào cùng một vị trí, và sau đó đổi tên thành cùng tên với tệp .sdc ban đầu (tên "altera_xcvr_10gkr_s10_.sdc" trước khi sửa đổi trong bước 2).
    4. Chạy lại phân tích thời gian cho dự án và kiểm tra các vi phạm.

    Lưu ý: Tệp .sdc được tự động tạo sẽ được ghi đè nếu IP được hồi quy nên các bước này sẽ cần được lặp lại nếu IP được hồi quy.

    Độ phân giải

     

    Nếu thiết kế của bạn bị ảnh hưởng và bạn đang sử dụng Phần mềm Intel® Quartus® Prime phiên bản Pro phiên bản 20.3 hoặc 21.2 , hãy tải xuống và cài đặt các bản vá liên quan từ danh sách sau:

    Lưu ý: Để bản vá có hiệu lực, lõi IP 10GBASE-KR PHY phải được tái tạo sau khi cài đặt bản vá.

    Nếu bạn đang sử dụng Phần mềm Intel® Quartus® Prime Phiên bản Pro phiên bản 20.1, 20.2, 20.4 hoặc 21.1 , nâng cấp lên bản vá phần mềm v21.2 và cài đặt Bản vá 0.07.

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Mềm Prime Pro phiên bản v21.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.