DDR2 SDRAM và Bộ điều khiển dựa trên DDR3 SDRAM UniPHY phiên bản 11.0 với Giao diện Điều khiển và Trạng thái (CSR) được kích hoạt khiến bus Avalon khóa trong mô phỏng Modelsim. Sau khi Avalon giao dịch đọc hoặc ghi, tín hiệu WAITREQUEST hiển thị cao và duy trì xác nhận vô thời hạn, không cho phép các giao dịch đọc hoặc ghi khác trên bus Avalon.
Sự cố xảy ra trong tệp alt_mem_ddrx_csr.v. Có những sai lệch độ rộng bus trong tệp dẫn đến các bit không được kết nối với các cổng cấu hình nhất định.
Cách khắc phục là tải xuống phiên bản đính kèm của tệp alt_mem_ddrx_csr.v và ghi đè lên bốn phiên bản trong các thư mục sau:
tên lõi/
tên lõi_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/mô phỏng/tên lõi_example_sim/submodules
tên lõi_example_design/example_project/corename_/mẫu phụ
Vấn đề này sẽ được khắc phục trong phiên bản phần mềm Quartus® II trong tương lai.
Tải xuống tập tin Verilog từ liên kết dưới đây:
Cách khắc phục là tải xuống phiên bản đính kèm của tệp alt_mem_ddrx_csr.v và ghi đè lên bốn phiên bản trong các thư mục sau:
tên lõi/
tên lõi_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/mô phỏng/tên lõi_example_sim/submodules
tên lõi_example_design/example_project/corename_/mẫu phụ
Vấn đề này sẽ được khắc phục trong phiên bản phần mềm Quartus® II trong tương lai.
Tải xuống tập tin Verilog từ liên kết dưới đây:
alt_mem_ddrx_csr.v (Verilog)