ID bài viết: 000086269 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 24/08/2017

Tại sao a10_ref biên dịch BSP hiển thị một số đường dẫn không bị hạn chế?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • SDK FPGA Intel® cho OpenCL™
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Trong phần mềm Intel® FPGA SDK cho luồng OpenCL™ 17.0 BSP, bạn có thể thấy một số đường dẫn hoặc đồng hồ không bị hạn chế.

    Độ phân giải

    Người dùng sẽ cần bình luận hoặc xóa các dòng sau trong tệp.qsf hàng đầu của họ:

    # Chỉ giới hạn biên dịch SDC sửa đổi cơ sở

    set_global_assignment -name SDC_FILE base.sdc

    set_global_assignment -disable -name của SDC_FILE top.sdc

    set_global_assignment -disable -name SDC_FILE top_post.sdc

     

    Sẽ được yêu cầu thực hiện một biên dịch nhập khẩu khác sau khi thay đổi tệp QSF

    aoc --bo mạch .cl

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành tương lai của Intel® FPGA SDK cho OpenCL™.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.