ID bài viết: 000086217 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/11/2011

Trợ thủ thiết kế Quartus II báo cáo cảnh báo quan trọng

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Khi đồng hồ rx_protocol_clk được sử dụng, Quartus Trợ thủ thiết kế II báo cáo các lỗi sau:

“Critical Warning: (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains.”

Đồng hồ này không bị hạn chế trong tệp SDC.

Độ phân giải

Thêm các ràng buộc sau vào tệp SDC:

set rx_protocol_clk_name "rx_protocol_clk[1]" create_clock -name -period 13.468 -waveform {0.000 6.734} [get_ports ]

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.