Phân tích thời gian của giao diện Ethernet HPS thông qua trình điều FPGA tắt theo mặc định. Nó có thể được bật trên Cyclone® SoC V và Arria® V SoC bằng cách làm theo các bước dưới đây.
Để cho phép phân tích thời gian trong phần mềm Quartus® Prime phiên bản Tiêu chuẩn cho giao diện Ethernet HPS thông qua FPGA thêm tác vụ toàn cầu sau trong Quartus Settings File (.qsf) cho dự án của bạn
set_global_assignment -name ENABLE_HPS_INTERNAL_TIMING BẬT
Ghi chú:
- Người dùng phải đảm bảo các giao diện bên ngoài FPGA hạn chế
- Để biết chi tiết về hạn chế Iinterfaces RGMI, vui lòng xem: https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
- Tác vụ toàn cầu này thay thế biến quartus.ini được sử dụng trong các ví dụ RGMII và SGMII trên Rocketboards.org
- Từ phần mềm Quartus II phiên bản 15.1 QSYS sẽ thêm các hạn chế cho HPS EMAC vào giao FPGA vải.
Thông tin này dự kiến sẽ được bao gồm trong bản phát hành trong tương lai của SoC Cyclone V và Sách hướng dẫn kỹ thuật Arria V SoC