ID bài viết: 000086168 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 30/08/2017

Làm cách nào để kích hoạt phân tích thời gian của giao diện Ethernet HPS thông qua FPGA?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Phân tích thời gian của giao diện Ethernet HPS thông qua trình điều FPGA tắt theo mặc định.  Nó có thể được bật trên Cyclone® SoC V và Arria® V SoC bằng cách làm theo các bước dưới đây.

     

    Độ phân giải

    Để cho phép phân tích thời gian trong phần mềm Quartus® Prime phiên bản Tiêu chuẩn cho giao diện Ethernet HPS thông qua FPGA thêm tác vụ toàn cầu sau trong Quartus Settings File (.qsf) cho dự án của bạn

    set_global_assignment -name ENABLE_HPS_INTERNAL_TIMING BẬT

    Ghi chú:

    Thông tin này dự kiến sẽ được bao gồm trong bản phát hành trong tương lai của SoC Cyclone V và Sách hướng dẫn kỹ thuật Arria V SoC

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.