Do kiến trúc Intel® Hyperflex™ FPGA trong các thiết bị chuỗi Intel® Stratix® 10 FPGA và Intel Agilex® 7, ngưỡng suy luận thanh ghi dịch chuyển được tăng lên, có nghĩa là các thanh ghi dịch chuyển dựa trên RTL có thể được suy ra là thanh ghi dịch chuyển trong các công nghệ trước đó có thể không được suy ra trong Intel Stratix® thiết bị chuỗi FPGA và Intel Agilex® 7.
Lý do cho việc tăng ngưỡng này là để cho phép nhiều thanh ghi được hẹn giờ lại dưới dạng siêu thanh ghi, giúp cải thiện hiệu suất thiết kế.
Intel® Stratix® 10 tiêu chí suy luận thanh ghi ca dòng thiết bị FPGA và Intel Agilex® 7:
Yêu cầu mặc định:
Thanh ghi ca phải chứa tổng cộng ít nhất 69 thanh ghi (sâu * rộng)
-Lưu ý rằng một giai đoạn suy luận bổ sung diễn ra sau giai đoạn hẹn giờ sớm để khôi phục khu vực cho các thanh ghi chưa được hẹn giờ lại vào vị trí Hyper register.
Với nhiệm vụ sau, tổng số thanh ghi cần thiết (chiều sâu * chiều rộng) giảm xuống còn 37:
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION BẬT
-Lưu ý rằng một giai đoạn suy luận bổ sung diễn ra sau giai đoạn hẹn giờ sớm để khôi phục khu vực cho các thanh ghi chưa được hẹn giờ lại vào vị trí Hyper register.
Với cả hai nhiệm vụ sau đây, tổng số thanh ghi bắt buộc (chiều sâu * chiều rộng) giảm xuống còn 13:
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION BẬT
set_global_assignment -name PHYSICAL_SHIFT_REGISTER_INFERENCE=OFF
-Lưu ý rằng việc giảm ngưỡng suy luận thanh ghi dịch chuyển có thể tác động tiêu cực đến hiệu suất thiết kế bằng cách giảm số lượng thanh ghi có sẵn cho Siêu định thời.