Trợ thủ thiết kế tạo ra những cảnh báo bất lợi cho các thiết kế Arria V bao gồm siêu chức năng 10GBASE-R PHY v12.0

Đối với các thiết kế nhắm mục tiêu Arria thiết bị V và dòng chứa siêu chức năng 10GBASE-R PHY v12.0, nếu bạn chạy Thiết kế Trợ lý sau khi lắp, Trợ thủ thiết kế tạo ra các thông tin sau bốn cảnh báo quan trọng:

• Critical Warning (332012): Synopsys Design Constraints File file not found
• Critical Warning (308019): (Critical) Rule C101: Gated clock should be implemented according to the Altera standard scheme
• Critical Warning (308060): (High) Rule D101: Data bits are not synchronized when transferred between asynchronous clock domains
• Critical Warning (308067): (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains

Những cảnh báo này liên quan đến phân tích thời gian, mà Quartus Phần mềm II phiên bản 12.0 không hỗ trợ cho các Arria V.

Để biên dịch và mô phỏng chức năng, bạn có thể an toàn bỏ qua những cảnh báo này.