ID bài viết: 000085963 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 13/04/2014

Làm cách nào để lập trình các chuỗi độ trễ I/O động bằng cách sử dụng siêu chức năng ALTIOBUF trong các thiết bị Stratix V, Arria V và Cyclone V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Thực hiện theo các hướng dẫn này để lập trình các chuỗi độ trễ I/O động bằng cách sử dụng siêu chức năng ALTIOBUF trong các thiết bị Stratix® V, Arria® V và Cyclone® V.

Mỗi giao dịch độ trễ lập trình IOE yêu cầu 40 chu kỳ đồng hồ với io_config_clkena định. LSB nên là bit đầu tiên (io_config_datain[0]) khi bắt đầu giao dịch của bạn. Bạn có thể tìm thông tin định dạng bit cho mỗi dòng thiết bị trongALTDQ_DQS2 Hướng dẫn Sử dụng Siêu Chức năng (PDF). Sử dụng bảng 4-1 cho Stratix V, bảng 4-3 cho Arria V và Cyclone V. Mỗi độ trễ lập trình IOE rộng 6 bit.  Các bit dự trữ nên được đặt về số không. Cấu hình io_config_update nên được hiển thị sau chu kỳ đồng hồthứ 40.

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Cyclone® V SE

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.