ID bài viết: 000085905 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 15/04/2013

Lỗi: Nút bộ thu SERDES - Do sự cố trong phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Stratix® V khi sử dụng siêu chức năng ALTLVDS_RX trong chế độ PLL ngoài.

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Stratix® V khi sử dụng chức năng ALTLVDS_RX siêu lớn ở chế độ PLL ngoài.

    Lỗi: Nút bộ thu SERDES 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|rx_0' không được kết nối đúng cách trên cổng 'CLOCK0'. Nó phải được kết nối với một trong các cổng hợp lệ được liệt kê bên dưới. Thông tin: Có thể kết nối với cổng LVDSCLK của stratixv_pll_lvds_output WYSIWYGInfo: Có thể kết nối với cổng OUTCLK của generic_pll WYSIWYG

    Độ phân giải

    Để khắc phục vấn đề này, cần chèn bộ đệm LVDS giữa pll ngoài và phiên bản ALTLVDS trên rx_inclock cổng rx_enable mềm.

    Vui lòng xem bài viết dưới đây để tìm hiểu cách thêm bộ đệm LVDS trung gian giữa PLL ngoài và IP ALTLVDS.

    Sự cố này được khắc phục bắt đầu Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 12.1.

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® V E
    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V GT

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.