ID bài viết: 000085834 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 19/11/2013

Cảnh báo quan trọng: *_p0_pin_map.tcl: Không tìm thấy đồng hồ PLL cho chân *:s0|*:sequencer_scc_mgr_inst|scc_state_curr. STATE_SCC_IDLE

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn sẽ thấy thông báo cảnh báo quan trọng này nếu bạn biên dịch Bộ điều khiển DDR3 với UniPHY với các tác vụ sau. Trong trường hợp này, phần mềm Quartus® II không thể tìm thấy pll_config_clock.

set_global_assignment -name EXTRACT_VERILOG_STATE_MACHINES OFF

Phần mềm Quartus II sẽ tìm kiếm *:s0|*:sequencer_scc_mgr_inst|scc_state_curr. STATE_SCC_IDLE tìm kiếm tài pll_config_clock.

Trạng thái này sẽ biến mất nếu bạn không cho phép tạo máy. Do đó, phần mềm Quartus® II không thể tìm thấy đồng hồ.

Độ phân giải

Sự cố này đã được khắc phục Intel® Quartus® prime phiên bản Phần mềm phiên bản 13.1.

Các sản phẩm liên quan

Bài viết này áp dụng cho 11 sản phẩm

FPGA Arria® V GT
FPGA Arria® V GX
FPGA SoC Arria® V SX
FPGA Stratix® V E
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® IV E
FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA SoC Arria® V ST

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.