ID bài viết: 000085799 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/08/2013

Tại sao tôi thấy một sự bù đắp giữa đồng hồ đầu vào và đầu ra cho plLs thiết bị Stratix III hoạt động ở chế độ không trì hoãn bộ đệm ẩn?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy sự bù đắp giữa đồng hồ đầu vào và đầu ra khi chạy PLL của thiết bị Stratix® III ở chế độ thu hồi zero delay buffer (ZDB) nếu dự án của bạn được biên dịch trong phần mềm Quartus® II phiên bản 8.0 SP1 hoặc bất kỳ phiên bản trước nào.

Chế độ nhận dạng ZDB căn chỉnh cạnh ngày càng tăng của đồng hồ ở chân đầu vào chuyên dụng của PLL với cạnh tăng của đồng hồ đầu ra tại chân đầu ra chuyên dụng của PLL.  Tuy nhiên, sự chậm trễ về việc trì hoãn không được tối ưu hóa trong các phiên bản phần mềm Quartus II trước 8.1.

Độ trễ sửa đổi đã được cố định bắt đầu từ phiên bản 8.1 của phần mềm Quartus II.  Đây cũng là phiên bản đầu tiên với các mô hình thời gian cuối cùng cho mật độ thiết bị cụ thể trong dòng Stratix III.

Nếu bạn không thể nâng cấp phiên bản phần mềm Quartus II của mình lên phiên bản với độ trễ cấu hình cố định, bạn có thể thêm sự dịch chuyển pha trong siêu chức năng ALTPLL để bù bù giờ. Bạn nên đo bù trên bo mạch của mình để xác định giá trị cho sự dịch chuyển pha cần thiết.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® III

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.