ID bài viết: 000085604 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 18/04/2016

Lỗi nội bộ: Hệ thống con: EDA, Tập tin: wsc_hierarchy_builder.cpp, Dòng: 1928 Không thể tìm thông tin hệ thống phân cấp

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Lỗi này có thể xảy ra khi bạn tạo danh sách netlist Verilog cho Primetime, khi TimeQuest Timing Analyzer được bật trong phần mềm Quartus® II phiên bản 6.1.

Lỗi này xảy ra khi thiết kế của bạn có các bài tập kích hoạt tổng hợp phân cấp (chẳng hạn như một bài tập tổng hợp toàn cầu và cùng một tác vụ với giá trị khác trên một thực thể), khiến Cho Nhà văn Netlist EDA Primetime tạo ra một danh sách mạng phân cấp.

Vấn đề này đã được khắc phục bắt đầu với phần mềm Quartus II phiên bản 7.0.

Bạn cũng có thể sử dụng mySupport để yêu cầu bản vá 0.24 cho phần mềm Quartus II phiên bản 6.1 giúp khắc phục sự cố.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® II

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.