ID bài viết: 000085533 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/10/2013

Chỉ định các chân I/O được hỗ trợ tiêu chuẩn LVDS trong ngân hàng I/O phù hợp của thiết bị Arria V A1/A3/C3 làm chân đầu vào đồng hồ PLL

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn sử dụng phần mềm Quartus II phiên bản 13.0 DP2 hoặc 13.0 SP1 để tạo ra một thiết kế nhắm mục tiêu Arria thiết bị Arria V A1, A3 hoặc C3, và bạn sử dụng các chân hỗ trợ tiêu chuẩn LVDS I/O ở I/O phù hợp ngân hàng cho các mục đích khác với đầu vào xung giờ vòng lặp khóa pha (PLL) chân, phần cứng được tạo FPGA có thể không hoạt động chính xác.

    Độ phân giải

    Bạn phải gán các chân hỗ trợ tiêu chuẩn LVDS I/O trong ngân hàng I/O phải làm chỉ chân đầu vào đồng hồ PLL. Phần mềm Quartus II phiên bản 13.0 DP2 hoặc 13.0 SP1 không phát hành thông báo lỗi cho các bài tập không chính xác cho các chân hỗ trợ tiêu chuẩn LVDS I/O này.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Arria® V và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.