Sự cố quan trọng
Có lỗi cú pháp HDL trong cấp cao nhất do Pin Planner tạo ra tệp thiết kế chứa biến thể Bộ điều khiển DDR hoặc DDR2 SDRAM.
Các tệp thiết kế cấp cao nhất do Bộ lập kế hoạch pin tạo ra sử dụng một thiết kế chứa biến thể Bộ điều khiển DDR hoặc DDR2 SDRAM.
Nếu bạn nhập bộ lập kế hoạch chân điều khiển DDR hoặc DDR2 SDRAM tập tin vào Trình lập kế hoạch chân và sau đó tạo ra một tập tin thiết kế cấp cao nhất cho thiết kế của bạn, nó chứa một lỗi cú pháp HDL và không biên dịch trong phần mềm Quartus II. Bạn không thể sử dụng thiết kế cấp cao nhất này tập tin cho Phân tích Bài tập IO.
Sử dụng thiết kế mẫu cấp cao nhất của IP Toolbench và tự động các hạn chế được chỉ định để xác minh các bài tập chân và IO của bạn.
Vấn đề này sẽ không được khắc phục.