ID bài viết: 000085471 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao TimeQuest Timing Analyzer trong phần mềm Quartus II phiên bản 7.1 SP1 và hơn thế nữa báo cáo một số cổng loopback đặt lại và nối tiếp trên các bộ thu phát tốc độ cao trên các thiết bị Stratix II GX như các đường dẫn không bị hạn chế...

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Quartus® Các phiên bản phần mềm II 7.1SP1 và hơn thế nữa không bị hạn chế các cổng loopback đặt lại và nối tiếp sau trên bộ thu phát tốc độ cao ALTGX/ALT2GXB, do đó báo cáo các đường dẫn không bị hạn chế.

    • gxb_powerdown
    • tx_digitalreset
    • rx_digitalreset
    • rx_analogreset
    • rx_seriallpbken
    Độ phân giải

    Thêm thủ công các hạn chế trong tệp Hạn chế Thiết kế Synopsys (.sdc) cho TimeQuest để phân tích các đường dẫn này. Hướng dẫn thêm theo cách thủ công các hạn chế vào tệp .sdc có sẵn trong Sổ tay thiết bị Stratix II GX (PDF).

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® II GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.