Bạn có thể gặp phải lỗi này cùng với các lỗi sau đây khi biên dịch bộ điều khiển dựa trên DDR3 SDRAM UniPHY được tạo cho thiết bị Stratix® V trong phần mềm Quartus® II phiên bản 11.0 hoặc cũ hơn trong phần mềm Quartus II phiên bản 11.0SP1.
Lỗi: Hệ stratixv_clkena nguyên tử "Hệ thống phân cấp| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0" là một điểm đến bất hợp pháp
Lỗi này xảy ra do chuyển nhượng tín hiệu toàn cầu sau đây được thực hiện trong tệp QSF cho tín pll_write_clk tin
set_instance_assignment -name GLOBAL_SIGNAL "GLOBAL CLOCK" - thành "Hệ thống phân cấp| {instance_name}|pll_write_clk"
Việc chuyển nhượng này được thực hiện bằng phiên bản IP trước 11.0SP1 và có trong QSF khi bạn chuyển sang Quartus II phiên bản 11.0SP1, nó đặt đồng hồ này trên cây đồng hồ PHY thay vì cây đồng hồ toàn cầu được sử dụng trong phiên bản trước đó.
Để khắc phục vấn đề này, hãy bình luận bất kỳ tác vụ tín hiệu toàn cầu nào được thực hiện cho tín hiệu pll_write_clk trong tệp QSF của bạn hoặc chạy tệp {instance_name}_pin_assignments.tcl trong phần mềm Quartus II phiên bản 11.0SP1 sau khi tái tạo lõi.