ID bài viết: 000085413 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 13/08/2012

Tại sao tôi gặp lỗi biên dịch khi tôi chọn clk [1] đến [9] làm nguồn đồng hồ đầu vào cho ATX_PLL trong MegaWizard?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

ALTGX Megawizard cho phép tối đa 10 đồng hồ tham chiếu đầu vào làm nguồn cho hệ ATX_PLL. Khi người dùng chọn các giá trị từ 1 đến 9 cho ATX PLL trong tùy chọn 'Nguồn đồng hồ đầu vào được chọn cho Rx/Tx PLLs là gì?' thì thiết kế không biên dịch được. Phần mềm Quartus® II sẽ tạo ra một lỗi nói rằng ví dụ như inclk [1] của ATX PLL không thể được kết nối.

Cần có giải pháp sau

- Chọn '0' làm nguồn đồng hồ đầu vào cho ATX PLL và

- Kết nối pll_inclk_rx_cruclk [0] làm nguồn đồng hồ đầu vào cho PLL ATX trong thiết kế của bạn

Sự cố này xảy ra trong phần mềm Quartus® II phiên bản 9.1 và dự kiến sẽ được sửa phiên bản phần mềm Quartus® II 9.1 SP1.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Stratix® IV
FPGA Stratix® IV GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.