Sự cố quan trọng
Mô tả
Vi phạm thời gian xảy ra trong quá trình phân tích thời gian TimeQuest cho thiết kế sử dụng kiến trúc bộ điều khiển II hiệu suất cao với tùy chọn Bật Half Rate Bridge .
Vấn đề này ảnh hưởng đến tất cả các thiết kế sử dụng hiệu năng cao Kiến trúc bộ điều khiển II với tùy chọn Enable Half Rate Bridge bật.
Vi phạm thời gian xảy ra trong quá trình biên dịch trong TimeQuest phân tích thời gian.
Độ phân giải
Mở tệp altera_avalon_half_rate_bridge_constraints.sdc
trong thư mục dự án của bạn và chỉnh sửa biến slow_clock
và thêm derive_pll_clocks.
- Thiết kế toàn tốc độ
derive_pll_clocks
set slow_clk "*|altpll_component|auto_generated|pll1|clk[1]"
- Thiết kế nửa tốc độ
derive_pll_clocks
đặt slow_clk "*|altpll_component|auto_generated|pll1|clk[0]"
Vấn đề này sẽ được khắc phục trong phiên bản tương lai của DDR và Bộ điều khiển DDR2 SDRAM với IP ALTMEMPHY