Do sự cố trong Phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Stratix® V khi sử dụng chức năng ALTLVDS_TX siêu lớn ở chế độ PLL ngoài.
Lỗi: Nút bộ phát SERDES 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx' không được kết nối đúng cách trên cổng 'ENABLE0'. Nó phải được kết nối với một trong các cổng hợp lệ được liệt kê bên dưới. Thông tin: Có thể kết nối với cổng LOADEN của stratixv_pll_lvds_output WYSIWYGInfo: Có thể kết nối với cổng OUTCLK của generic_pll WYSIWYG
Để khắc phục vấn đề này, cần chèn bộ đệm LVDS giữa pll bên ngoài và phiên bản ALTLVDS trên tx_inclock cổng tx_enable mềm.
Vui lòng xem lại bài viết dưới đây để tìm hiểu cách thêm bộ đệm LVDS trung gian giữa PLL bên ngoài và IP ALTLVDS.
Sự cố này được khắc phục bắt đầu Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 12.1.