ID bài viết: 000085351 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/04/2013

Do có vấn đề trong phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Stratix® V khi sử dụng siêu chức năng ALTLVDS_TX ở chế độ PLL ngoài.

Môi Trường

  • Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Stratix® V khi sử dụng chức năng ALTLVDS_TX siêu lớn ở chế độ PLL ngoài.

     

    Lỗi: Nút bộ phát SERDES 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx' không được kết nối đúng cách trên cổng 'ENABLE0'. Nó phải được kết nối với một trong các cổng hợp lệ được liệt kê bên dưới. Thông tin: Có thể kết nối với cổng LOADEN của stratixv_pll_lvds_output WYSIWYGInfo: Có thể kết nối với cổng OUTCLK của generic_pll WYSIWYG

     

     

    Độ phân giải

    Để khắc phục vấn đề này, cần chèn bộ đệm LVDS giữa pll bên ngoài và phiên bản ALTLVDS trên tx_inclock cổng tx_enable mềm.

    Vui lòng xem lại bài viết dưới đây để tìm hiểu cách thêm bộ đệm LVDS trung gian giữa PLL bên ngoài và IP ALTLVDS.

    Sự cố này được khắc phục bắt đầu Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 12.1.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.