ID bài viết: 000085347 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 18/07/2013

Tại sao thiết kế bộ điều khiển dựa trên DDR3 UniPHY theo quý cho thấy hiệu quả đọc thấp?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Hiệu quả đọc thấp là do một trong các cài đặt trong bộ điều khiển DDR3 cho thiết kế tốc độ quý. Khi độ trễ đọc dài hơn (ví dụ: số độ trễ CAS lớn hơn), bộ điều khiển sẽ loại bỏ các lệnh đọc nội bộ khỏi việc thực thi vì đạt đến số lệnh đọc đang chờ tối đa.

    Độ phân giải

    Giải pháp hiện tại cho vấn đề này là thay đổi tham số MAX_PENDING_RD_CMD từ 16 đến 32 trong tệp _c0.v như sau:

    Từ

    MAX_PENDING_RD_CMD = 16

    Để

    MAX_PENDING_RD_CMD = 32

    Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 13.1.

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V E
    FPGA Stratix® V GS

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.