Mô tả
Lỗi này có thể xảy ra khi mô phỏng Nios® Thiết kế VHDL II 1.1 chứa nhiều tên miền đồng hồ trong ModelSim® Công cụ. Các hệ thống Verilog chứa nhiều tên miền đồng hồ sẽ mô phỏng mà không có lỗi.
Giải pháp này liên quan đến việc sửa đổi mã nguồn VHDL do SOPC Builder tạo ra. Duyệt đến số dòng trong mã nguồn VHDL tạo ra lỗi trong công cụ ModelSim. Lỗi là do gán cho bus 'data_in' trong khởi tạo thành phần. Mã nguồn tạo ra lỗi sẽ xuất hiện các thông tin sau:
data_in => std_logic_vector("0000000000000000") & (slave_address);
Để khắc phục sự cố, bạn sẽ cần tạo một tín hiệu nội bộ mới ở cùng cấp độ với khởi tạo thành phần. Ví dụ: tạo một tín hiệu có tên là "internal_slave_address". Sau đó, chỉ định các mục sau:
internal_slave_address
và thay đổi ánh xạ cổng trong phần instantition để đọc như sau:
data_in => internal_slave_address;
Sự cố này đã được khắc phục Nios II 5.0.