ID bài viết: 000085319 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 01/01/2015

Các thiết Arria V có các hạn chế vị trí I/O tương tự với chân HSTL và SSTL so với thiết bị Arrix II GX không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Không, Arria® V không có các hạn chế vị trí I/O tương tự với chân HSTL và SSTL so với thiết bị Arrix II GX.

Bạn có thể sử dụng tất cả các chân đầu ra HSTL và SSTL/chân hai chiều có sẵn trong Arria V thiết bị I/O ngân hàng.

Để biết các hạn chế về vị trí I/O đối với Arria II GX, bạn có thể tham khảo Nguyên tắc kết nối chân dòng thiết bị Arria II (PDF).

Bài viết liên quan

Các sản phẩm liên quan

Bài viết này áp dụng cho 8 sản phẩm

FPGA Arria® V GT
FPGA Stratix® V E
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Stratix® V GX
FPGA SoC Arria® V SX
FPGA Stratix® V GS
FPGA Stratix® V GT

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.