Mô tả
Khi biên dịch thiết kế Stratix IV DDR3 UniPHY trong phần mềm Quartus® II, bạn có thể bị vi phạm thời gian giữa đồng hồ lõi (afi_clk đầu ra CLK[0] của PLL) và xung nhịp san lấp (memphy_leveling_clk là đầu ra CLK[2] của PLL).
Vi phạm thời gian tạm giữ là do sự nghiêng giữa đồng hồ lõi trên tài nguyên đồng hồ khu vực kép và đồng hồ san bằng hoạt động trên tài nguyên đồng hồ toàn cầu.
Độ phân giải
Để giải quyết vấn đề này, chỉ định tín hiệu memphy_leveling_clk đồng hồ cho một tài nguyên khu vực kép.