ID bài viết: 000085148 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 11/09/2012

Làm cách nào để định cấu hình kênh thu phát Stratix® II GX để chạy từ tốc độ dữ liệu 2Gbps-3,125 Gbps bằng chế độ 'BASIC - gấp đôi chiều rộng'

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Trong phần mềm Quartus® II phiên bản 6.1 và 7.0, bạn không thể định cấu hình Trình quản lý trình cắm ALT2GXB Megawizard® ở chế độ BASIC (với chiều rộng khối deserializer được đặt thành băng thông gấp đôi) ở tốc độ dữ liệu trong phạm vi 2.5Gbps-3.125Gbps và 2Gbps-3.125Gbps cho cấu hình1 và cấu hình2 được đề cập bên dưới.

cấu hình1: Sử dụng độ rộng giao diện PLD=16, 8B/10B và bộ khớp tỷ lệ.

configuration2: Độ rộng giao diện PLD=16, không 8b/10b, trình kết nối không tỷ lệ và không có khối đặt hàng byte.

Lý do hạn chế tốc độ dữ liệu này là ở phiên bản 6.1, ALT2GXB Megawizard cho phép tốc độ dữ liệu tối đa là 5Gbps và 4Gbps cho cấu hình 1 và cấu hình 2 tương ứng. Khi bạn sử dụng tùy chọn '/2' trong 'yếu tố phân chia tốc độ dữ liệu'(trong màn hình 'Chung' của ALT2GXB Megawizard), bạn có thể đạt được tốc độ dữ liệu hiệu quả lên đến 2,5Gbps cho cấu hình1 và 2Gbps cho cấu hình2.

Hạn chế này là cố định bắt đầu với phần mềm Quartus II phiên bản 7.1.

Do đó để chạy bộ thu phát tốc độ dữ liệu lên đến 3,125Gbps trong các cấu hình được đề cập ở trên, hãy sử dụng Megawizard với tốc độ dữ liệu được cho phép và sau đó thay đổi theo cách thủ công các tham số sau trong tệp .v/.vhd đầu ra do ALT2GXB Megawizard tạo ra.

cmu_pll_inclock_period

rx_cru_inclock_period

rx_data_rate

tx_data_rate

Ví dụ sau cho thấy sự sửa đổi bắt buộc để có được tốc độ dữ liệu hiệu quả 3Gbps cho cấu hình1, cho tệp verilog do ALT2GXB Megawizard tạo ra.

Bước 1: Đặt megawizard ALT2GXB trong cấu hình1. Đặt tần số đầu vào của đồng hồ tham chiếu là 125MHz. Đặt tốc độ dữ liệu là 5Gbps. Đặt 'hệ số phân chia tốc độ dữ liệu' thành 2.  Theo cài đặt này, bộ thu phát chạy ở tốc độ 2,5Gbps.

.v được tạo ra có các giá trị tham số sau.

alt2gxb_component.cmu_pll_inclock_period = 8000

alt2gxb_component.rx_cru_inclock_period =8000

alt2gxb_component.rx_data_rate = 5000

alt2gxb.component.tx_data_rate =5000

Bước 2: Chỉnh sửa tệp .v ở trên.  Bạn đã sử dụng tần số 125MHz (5Gbps =125*40) trong bước 1.  Để có tốc độ dữ liệu tối đa 6Gbps, bạn nên thay đổi tần số đồng hồ tham chiếu đầu vào thành 150MHz (150*40 = 6Gbps). Vì bạn đã sử dụng 'hệ số phân chia tốc độ dữ liệu' của 2 trong bước 1, bạn sẽ có được tốc độ dữ liệu hiệu quả 3Gbps. Sau đây là những thay đổi bắt buộc trong tệp .v.

alt2gxb_component.cmu_pll_inclock_period = 6667

alt2gxb_component.rx_cru_inclock_period =6667

alt2gxb_component.rx_data_rate = 6000

alt2gxb.component.tx_data_rate =6000

--Đối với Mô phỏng verilog RTL chức năng trong các công cụ của bên thứ ba, thay đổi các tham số sau trong tệp .vo.

nliOl.inclk1_period

nliOl.inclk2_period

nlilO.cruclk0_period

nlilO.cruclk1_period

nlilO.cruclk2_period

Đối với ví dụ này, thay đổi giá trị cho các tham số trên thành 6667 (để phản ánh đồng hồ tham chiếu đầu vào 150MHz).

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® II GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.